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배현민

1-2-5 Project Director

연구과제 : 유전체 도파관을 이용한 칩대칩 저전력 고속 유선 인터페이스
연구목표 · 유전체 도파관을 이용한 저전력 고속 칩투칩 유선 인터페이스 플랫폼 개발
· 기존 금속 도선의 skin loss 및 Optical interconnect에서 발생하는 비용 효율 문제 해결
· 목표하는 대역폭, 채널 손실, 제작 비용을 만족하는 유전체 도파관 채널과 저전력 60GHz 송수신기를 개발
연구내용 · 유전체 도파관을 이용한 저전력 고속 칩투칩 단거리(~m) 유선 인터페이스 개발
- 적합한 도파관 구조, 규격 및 유전체 물질 연구
- 도파관으로 신호를 전달 효율을 최대화할 수 있는 Microstrip circuits 설계
- mm-Wave 고주파 신호 전송을 위한 Package 설계
- 저전력 CMOS 60GHz 송수신기 설계
기대효과 · 100GE 칩투칩 인터페이스 및 차세대 400GE 시장에서 비용 효율적이고 전력 소모가 적은 유일한 솔루션
· 데이터센터, 메모리링크, Thunderbolt/USB 등 고속 시리얼링크의 타깃 어플리케이션.
논문
논문번호 논문제목 년도 단계
1 Variable-Precision distributed arithmetic (VPDA) MIMO equalizer for power-and-area-efficient 112Gbps optical DP-QPSK systems 2013.01. 1단계
2차년도
1
특허
번호 산업재산권 명칭 출원/등록국가 출원/등록일자 단계
5 저전력, 고속 멀티-채널 유전체 웨이브가이드를 이용한 칩-대-칩 인터페이스 KR 2014-03-12 2단계
1차년도
4 LOW POWER, HIGH SPEED MULTI-CHANNEL CHIP-TO_CHIP INTERFACE USING DIELECTRIC WAVEGUIDE PCT 2013-09-12 2단계
1차년도
3 VARIABLE-PRECISION DISTRIBUTED ARITHMETIC MULTI-INPUT MULTI-OUTPUT EQUALIZER FOR POWER-AND-AREA-EFFICIENT OPTICAL DUAL-POLARIZATION QUADRATURE PHASE-SHIFT-KEYING SYSTEM US 2013-01-11 1단계
2차년도
2 도파관을 이용한 멀티채널 칩대칩 저전력 고속 유선 인터페이스 KR 2012-12-27 1단계
2차년도
1 Variable Precision QPSK Equalizer for the Reduction of Computation power US 2012-03-29 1단계
1차년도
1
학술대회
번호 발표제목 학술대회명 일자 단계
 
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